Mengenal VHDL

VHDL = VHSIC(very high speed integrated circuit) Hardware Description Language. VHDL dapat mendeskripsikan perilaku dan struktur dari sistem elektronik, terutama sebagai bahasa yang mendeskripsikan perilaku dan struktur dari desain perangkat keras elektronik seperti ASICs ,FPGAs dan juga rangkaian digital lainnya. VERILOG = bahasa untuk desain hardware elektronik, dikembangkan untuk digunakan sebagai penggambaran digital sistem hardware.

Didalam vhdl ada istilah tipe data std_logic dan std_logic_vector.
std_logic : tipe data yang telah dinyatakan di paket ieee.std_logic_1164.ALL dan dapat mempresentasikan nilai-nilai yang mungkin didalam sebuah signal digital di rangkaian perangkat keras.
std_logic dapat direpresentasikan dengan nilai logic 0 dan 1, juga U => uninitialize signal, X => unknown signal, Z => high impedance, "-" => don't care, L => weak signal that should be 0, H => weak signal that should be 1, W => weak signal dengan nilai yang tidak bisa didefinisikan. Example :

-- Package required to use std_logic
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

-- std_logic signal delaration
SIGNAL s0: std_logic;

-- std_logic signal assignment
s0 <= '0':
s0 <= '1';
s0 <= a XOR '1';

std_logic_vector : tipe data berupa kumpulan bit-bit dimana tiap bit mendefinisikan sebuah std_logic. Deklarasi sebuah signal tipe std_logic_vector harus jelas nomor dan urutan bit didalam vektor. Untuk mengakses sebuah bit individu di vekktor, posisi bit harus ditentukan dengan kurung diikuti dengan nama vektor e.g. Q(2) <= I(1); akan menetapkan bit 1 dari I ke bit 2 dari Q.
Example :

-- Package required to utilize std_logic and std_logic_vector
LIBARARY ieee;
USE ieee.std_logic_1164.ALL;

-- std_logic_vector signal declaration
SIGNAL A: std_logic_vector(3 DOWNTO 0);

--std_logic_vector signal assignment 
A <= "0111" ;
A <= "ZZZZ" ;
A <= x"A" ;
A(0) <= 'Z' ;
A <= (OTHERS => 'Z') ;

bingung??? ane juga.. haha....

source : wikipedia, vhdl
              buku "vhdl for digital design karya frank vahid"